← Back to Patent Explorer
EP0170544A1 Expired / Lapsed EP ⏱️ 0.0 years remaining

Self-aligning method of forming an interconnection line over a contact hole in an integrated circuit

Assignee: Commissariat à l'Énergie Atomique et Aux Énergies Alternatives
•
Filing: 1985-06-10
•
Granted: —
•
Expires: 2005-06-10
📄 Original PDF 🌐 Google Patents 🔄 Sync Now

Abstract

Abstract Translated from French Procédé d'autopositionnement d'une ligne d'interconnexion sur un trou de contact électrique d'un circuit intégré. Ce procédé consiste à déposer sur l'ensemble du circuit une première couche conductrice (20), à déposer sur cette couche un matériau de remplissage (22) servant à combler le trou de contact (17), la surface (23) de ce matériau étant sensiblement plane, à réaliser une gravure anisotrope de ce matériau de remplissage de façon à mettre à nu les parties (20a) de la première couche conductrice situées en dehors du trou de contact et à ne garder de ce matériau de remplissage que la partie (22a) remplissant le trou de contact, à déposer sur la structure obtenue une deuxième couche conductrice (26) dans laquelle sera réalisée la ligne d'interconnexion (26a), à réaliser sur la deuxième couche conductrice un masque de résine (28) servant à définir les dimensions de la ligne, à éliminer les parties de la deuxième et de la première couches conductrices dépourvues de masque et à éliminer le masque. Method for self-positioning of an interconnection line on an electrical contact hole of an integrated circuit. This process consists in depositing on the whole circuit a first conductive layer (20), in depositing on this layer a filling material (22) serving to fill the contact hole (17), the surface (23) of this material. being substantially planar, to perform an anisotropic etching of this filling material so as to expose the parts (20a) of the first conductive layer located outside the contact hole and to keep only this part of the filling material ( 22a) filling the contact hole, depositing on the structure obtained a second conductive layer (26) in which the interconnection line (26a) will be produced, making a resin mask (28) on the second conductive layer define the dimensions of the line, eliminate the parts of the second and first conductive layers without mask and eliminate the mask.

Inventors

  • 👤 Joel Hartmann

Bibliographic Details

Application Number —
Jurisdiction EP
Data Source google_patents
Last Synchronized 2026-10-29 13:57
CPC Classifications
H; H10; H10W; H10W20/00; H10W20/01; H10W20/031; H10W20/062

Claims Analysis

Total Claims: 0
No claims parsed yet. Click Sync Now above to re-index claims from Google Patents.

References Cited (Backward Citations)

EP0002798A2 Cited
US4361599A Cited
EP0070737A2 Cited
US4392298A Cited
EP0119497A1 Cited
EP0123309A2 Cited

USPTO Annuity & Maintenance Windows

Maintenance schedule is calculated for granted US utility patents.

Assigned Categories & Tags

No categories assigned to this patent yet.

Assign Category Tag