Varactor-transistor device for dynamic semiconductor memory

Abstract

Abstract Translated from German Die Erfindung betrifft eine Transistorvaraktoranordnung für dynamische Halbleiterspeicher auf einem dotierten Siliziumsubstrat hoher Integrationsdichte mit mindestens einem aus Source (S)- und Drain (D)-Gebiet und Gateelektrode (G) bestehenden Feldeffekttransistor und einem die Gateelektrode (G) des Feldeffekttransistors überlappenden, als "stacked capacitor" ausgebildeten Varaktors. Die Gateelektrode (G) des Feldeffekttransistors und der Varaktor sind dabei durch Isolationsschichten (01, 02, TS1) elektrisch voneinander getrennt. Außerdem ist der Kontakt zum Sourcegebiet (S) des Zellenfeldes elektrisch isoliert gegen die Gateelektrode (G) durch die Isolationsschichten (01, 02) und gegen die oberste Polysiliziumschicht (P2) des Varaktors durch eine Aufoxidation der Seitenflanke des Polysiliziums (P2). Der Kontakt zum Sourcegebiet (S) ist damit selbstjustierend zur Gateelektrode (G) und zur Polysiliziumschicht (P2), das heißt der Abstand des Kontakts zum Sourcegebiet (S) ist zur Gateelektrode (G) einerseits und zur Polysiliziumschicht (P2) andererseits unabhängig von der Genauigkeit der Phototechnik und kann Minimalabstand haben. Außerdem ist der "buried contact" (BC) zwischen der Polysiliziumschicht (P1) und dem Draingebiet (D) des Feldeffekttransistors selbstjustierend zur Gateelektrode (G). The invention relates to a transistor varactor arrangement for dynamic semiconductor memories on a doped silicon substrate of high integration density with at least one field effect transistor consisting of source (S) and drain (D) region and gate electrode (G) and one overlapping the gate electrode (G) of the field effect transistor as " stacked capacitor "trained varactor. The gate electrode (G) of the field effect transistor and the varactor are electrically separated from one another by insulation layers (01, 02, TS1). In addition, the contact to the source region (S) of the cell array is electrically insulated from the gate electrode (G) by the insulation layers (01, 02) and from the top polysilicon layer (P2) of the varactor by oxidation of the side flank of the polysilicon (P2). The contact to the source region (S) is thus self-adjusting to the gate electrode (G) and to the polysilicon layer (P2), that is to say the distance from the contact to the source region (S) to the gate electrode (G) on the one hand and to the polysilicon layer (P2) on the other hand is independent of that Accuracy of the photo technique and can have minimum distance. In addition, the "buried contact" (BC) between the polysilicon layer (P1) and the drain region (D) of the field effect transistor is self-aligning with the gate electrode (G).

Inventors

• 👤 Karl-Heinz Dr.rer.nat. Küsters

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