Basic gate array cell with salicide power distribution

Abstract

Abstract Translated from Japanese (57)【要約】 【目的】 少なくとも１つの金属レベルに対して並列し た金属パワー分配ラインを使用することを取除くことに よってゲートアレイセルの使用及び経路づけにおける付 加的な柔軟性を与える。 【構成】 ベーシックセルからなるゲートアレイが提供 される。ゲートアレイ内の各セルは、該セル内のトラン ジスタのソース／ドレイン領域から分離されたシリサイ ドを被覆した拡散領域を有している。長さに沿って周期 的に金属接続部がシリサイドで被覆した拡散領域に対し て設けられており、従ってシリサイドで被覆した拡散領 域が経路づけの柔軟性を制限する上側に存在するメタリ ゼーションを必要とすることなしにセルへ電源電圧を分 配する。ＣＭＯＳの場合には、両方のタイプのシリサイ ドで被覆した拡散領域が各セル内に設けられる。シリサ イドで被覆した拡散領域への電源電圧の接続部はラッチ アップ条件及びリーク条件を回避するためのウエルバイ アス接続部としても機能する。 (57) Abstract: To provide additional flexibility in the use and routing of gate array cells by eliminating the use of parallel metal power distribution lines for at least one metal level. A gate array made up of basic cells is provided. Each cell in the gate array has a diffusion region coated with silicide that is separated from the source / drain regions of the transistors in the cell. Periodically along the length, metal connections are provided to the silicide-coated diffusions, so the silicide-coated diffusions require an overlying metallization that limits routing flexibility. The power supply voltage is distributed to the cells. In the case of CMOS, a diffusion region coated with both types of silicide is provided in each cell. The connection portion of the power supply voltage to the diffusion region covered with the silicide also functions as a well bias connection portion for avoiding the latch-up condition and the leak condition.

Inventors

• 👤 Charles D Waggoner
• 👤 デイ． ワゴナー チャールズ

Bibliographic Details