Method for manufacturing semiconductor device

Abstract

Abstract Translated from Japanese (57)【要約】 【目的】 チップレベルでの平坦化を確実に実施するこ とにある。 【構成】 まず、基板１上に配線パターン２を形成した 後（図１（ａ））、配線パターン２の高さよりも厚くＰ −ＴＥＯＳによる絶縁膜３を成膜する（図１（ｂ））。 このように厚く成膜することにより、膜中にボイド４が 形成される。次いで、絶縁膜３の上層部にメカノケミカ ルポリシング（ＣＭＰ）を施し、研磨表面に、局所的な 溝部４´を表出させる（図１（ｃ））。次いで、この表 面にＯ 3 −ＴＥＯＳを薄く成膜する。このＯ 3 −ＴＥＯ Ｓは、局所的な埋め込み性を有しており、溝部４´の内 部にＯ 3 −ＴＥＯＳ５が埋め込まれ、表面が平坦化され る。 (57) [Abstract] [Purpose] To ensure planarization at the chip level. [Structure] First, after forming the wiring pattern 2 on the substrate 1 (FIG. 1A), the wiring pattern 2 is made thicker than the height of the wiring pattern 2. -The insulating film 3 made of TEOS is formed (FIG. 1B). By forming such a thick film, the void 4 is formed in the film. Then, mechanochemical polishing (CMP) is applied to the upper layer portion of the insulating film 3 to expose the local groove portion 4'on the polished surface (FIG. 1C). Then, a thin film of O 3 -TEOS is formed on this surface. This O 3 -TEO S has a local embedding property, and O 3 -TEOS 5 is embedded inside the groove portion 4 ′ to flatten the surface.

Inventors

• 👤 Shuji Ichinose
• 👤 修二 市之瀬
• 👤 Akihiko Kotani
• 👤 昭彦 皷谷

Bibliographic Details