Clock phase selection circuit

Abstract

Abstract Translated from Japanese (57)【要約】 【目的】 従来実現困難であった高周波クロックの位相 選択を簡単な回路構成で可能とすることにある。 【構成】 入力クロックを遅延させるとともに遅延途中 の（Ｎ＋ｎ）個の遅延タップを出力するタップ付遅延素 子アレイ１１と、該各出力遅延タップのうちの最終段か ら前の２ｎ個の出力と前記入力クロックの位相比較をす る位相比較回路１２と、該位相比較結果に基づき前記出 力遅延タップのうち前記入力クロックと位相が一致する 遅延タップＴ τ を判定し該判定した遅延タップが定常時 において一周期長となる遅延タップＮに対して何タップ 変動しているかを演算して変動タップ数Ｅ τ を出力する 周期長判定回路１３と、該変動タップ数Ｅ τ と外部入力 の位相選択情報Ｓ θ をモジュロ加算するモジュロ加算回 路１４と、該モジュロ加算出力Ｓ MOD に基づき前記タッ プ付遅延素子アレイ１１の出力遅延タップを選択して位 相選択クロックを出力する切替器１５とを備える。 (57) [Abstract] [Purpose] To enable phase selection of a high-frequency clock, which has been difficult to realize in the past, with a simple circuit configuration. A delay element array 11 with taps for delaying an input clock and outputting (N + n) delay taps in the middle of delay, 2n outputs before the last stage of the output delay taps and the input A phase comparison circuit 12 that compares the phases of the clocks, and a delay tap T τ having the same phase as the input clock among the output delay taps is determined based on the result of the phase comparison, and the determined delay tap has one cycle in a steady state. the period length determination circuit 13 which outputs what taps change taps are either a calculates vary E tau to the delay taps N to be long, the phase selection information S theta of the change taps E tau and external input modulo adder circuit 14 for modulo addition, out of the phase selection clock selects the output delay taps of said modulo addition output S the tapped based on MOD delay element array 11 And a switch 15 to.

Inventors

• 👤 Shunji Abe
• 👤 俊二 安部
• 👤 Kenzo Urabe
• 👤 健三 占部

Bibliographic Details