Arrangement for reduction of phase jitter

Abstract

Abstract Translated from German Einrichtung zur Phasenjitterreduzierung für mindestens ein digitales Datensignal. Die Einrichtung soll bei geringem Bauteileaufwand eine wirksame Reduzierung des Phasenjitters des digitalen Datensignals ermöglichen. Device for phase jitter reduction for at least one digital data signal. The device is intended to enable an effective reduction of the phase jitter of the digital data signal with a low component expenditure. Es wird eine Speichereinheit (13) verwendet, mit einem Speicher (1), mit einer Einleseeinheit (2) zum Einlesen des digitalen Datensignals mit einem vorgeschalteten mit einem jitterbehafteten ersten Takt (6) getakteten ersten Zähler (4) und mit einer Ausleseeinheit (3) zum Auslesen des digitalen Datensignals mit einem nachgeschalteten mit einem gegenüber dem ersten Takt (6) jitterreduzierten zweiten Takt (8) getakteten und gegenüber dem ersten Zähler (4) zeitverzögerten zweiten Zähler (5). A memory unit (13) is used, with a memory (1), with a reading unit (2) for reading the digital data signal with an upstream first counter (4) clocked with a jittery first clock (6) and with a reading unit (3 ) for reading out the digital data signal with a downstream second counter (5) clocked with a second clock (8) reduced in jitter compared to the first clock (6) and delayed compared to the first counter (4).

Inventors

• 👤 Volkmar Dipl.-Ing. Schrot

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