Static memory with pipe-line registers

Abstract

Abstract Translated from German Die Erfindung betrifft einen statischen Speicher mit mehreren Hierarchieebenen (H0...H3) und eingefügten Pipelineregistern. Hierfür werden günstige Realisierungsmöglichkeiten angegeben, da der Flächenaufwand für die Ansteuer- und Ausleseschaltungen in der ersten Hierarchieebene (H1) besonders kritisch sind. Vorteilhaft werden hierbei Speicherzellen eingesetzt, die getrennte Schreib- und Lesewortleitungen sowie getrennte Schreib- und Lesedatenleitungen aufweisen, die weiterhin ein starkes Zellsignal liefern, so daß ein geringer Aufwand der Leseschaltung nötig ist. Für den betreffenden Speicher wird ein neues Taktschema mit einer Anordnung von Pipelineregistern vorgeschlagen, mit dem durch Abschalten der Takte in den unteren Hierarchieebenen die Leistungsaufnahme reduziert und die Flächenersparnis erhöht wird. The invention relates to a static memory with several hierarchical levels (H0 ... H3) and inserted pipeline registers. Favorable implementation options are given for this, since the area required for the control and readout circuits in the first hierarchical level (H1) is particularly critical. Memory cells which have separate write and read word lines and separate write and read data lines, which continue to deliver a strong cell signal, are advantageously used here, so that the reading circuit requires little effort. A new clock scheme with an arrangement of pipeline registers is proposed for the memory in question, with which the power consumption is reduced and the space saving is increased by switching off the clocks in the lower hierarchical levels.

Inventors

• 👤 Doris Dr. Rer. Nat. Schmitt-Landsiedel
• 👤 Bernhard Dr. Rer. Nat. Hoppe
• 👤 Gerd Dipl.-Ing. Neuendorf
• 👤 Maria Wurm

Bibliographic Details