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EP0151653A1 Expired / Lapsed EP ⏱️ 0.0 years remaining

Series-parallel/parallel-series device for variable bit length configuration

Assignee: Compagnie IBM France SAS
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Filing: 1983-12-15
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Granted: —
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Expires: 2003-12-15
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Abstract

Abstract Translated from French Dispositif pour charger ou lire ces configurations de bits dans des chaines (3 ou 4) de longueur variable nk+r, n étant le nombre de bits d'un multiplet, k le nombre de multiplets entiers et r le nombre de bits résiduels inférieur à n. Sous commande du processeur de service (8), un anneau comportant les bascules du registre de sérialisation/désérialisation (14), les bascules de la chaîne considérée (3 ou 4) et un nombre sélectioné (n-r) de bascules d'un registre d'extension (16) est constitué. Les multiplets à charger sont envoyés séquentiellement dans le registre (14), en commençant par celui contenant les bits résiduels, et entre chaque chargement un decalage de n bits est réalisé dans 1'anneau, de telle sorte qu'aprés k+1 décalages, la configuration désirée se trouve dans la chaîne. Pour lire une chaîne (par example 3) un décalage de n bits est réalisé, le registre 14 est lu, puis k décalages de n bits sont réalisés, le registre (14) étant lu aprés chaque décalage. Device for loading or reading these bit configurations in strings (3 or 4) of variable length nk + r, n being the number of bits of a byte, k the number of whole bytes and r the number of residual bits less than not. Under the command of the service processor (8), a ring comprising the flip-flops of the serialization / deserialization register (14), the flip-flops of the chain considered (3 or 4) and a selected number (nr) of flip-flops of a register d 'extension (16) is formed. The bytes to be loaded are sent sequentially to the register (14), starting with that containing the residual bits, and between each loading a shift of n bits is made in the ring, so that after k + 1 shifts, the desired configuration is in the chain. To read a chain (for example 3) an offset of n bits is made, the register 14 is read, then k offsets of n bits are made, the register (14) being read after each shift.

Inventors

  • 👤 Guy Gaston Duforestel
  • 👤 Michel André Lechaczynski
  • 👤 Clément Yvon Poiraud
  • 👤 Paul Pierre Viallon

Bibliographic Details

Application Number —
Jurisdiction EP
Data Source google_patents
Last Synchronized 2026-11-08 18:31
CPC Classifications
G; G11; G11C; G11C19/00; G01; G01R; G01R31/00; G01R31/28; G01R31/317; G01R31/31712; G01R31/31715; G01R31/3181; G01R31/3185; G01R31/318533; G01R31/318541; G01R31/319; G01R31/31903; G01R31/31908; G01R31/31917; G01R31/31919; H; H03; H03M; H03M9/00

Claims Analysis

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References Cited (Backward Citations)

DE2625183A1 Cited
US4326290A Cited
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