CMOS memory cell with floating memory gate

Abstract

Abstract Translated from German Es wird eine elektrisch programmierbare Speicherzelle angegeben, welche eine zwischen einer ersten Blitzleitung (X) und einer zweiten Blitzleitung (Y) liegende Source-Drain-Reihenschaltung einer Feldeffekt-Auswahltransistoranordnung (Tn1, Tp1) mit einem komplementären Paar von Speichertransistoren (Tn2, Tp2) enthält. Das Paar der Speichertransistoren (Tn2, Tp2) weist ein gemeinsames potentialmäßig schwebendes Speichergate (Fg) und ein gemeinsames Steuergate (G) auf, welches mit einer Programmierleitung (P) verbunden ist. Jede Elektrode der Auswahltransistoren (Tp1, Tn1) ist mit einer ihr zugeordneten Zeilenwahlleitung (Zn, Zp) verbunden. Die miteinander verbundenen Drainzonen (Dp2, Dn2) liegen an einer Leseleitung (L). Die Speicherzelle macht ein Lesen ohne nennenswerte Gleichstromleistung und ein Programmieren mit der vollen zur Verfügung stehenden Programmierspannung möglich. An electrically programmable memory cell is specified, which has a source-drain series connection of a field-effect selection transistor arrangement (Tn1, Tp1) with a complementary pair of memory transistors (Tn2, Tp2) lying between a first flash line (X) and a second flash line (Y). contains. The pair of memory transistors (Tn2, Tp2) has a common floating memory gate (Fg) and a common control gate (G), which is connected to a programming line (P). Each electrode of the selection transistors (Tp1, Tn1) is connected to a row selection line (Zn, Zp) assigned to it. The interconnected drain zones (Dp2, Dn2) lie on a read line (L). The memory cell enables reading without significant DC power and programming with the full available programming voltage.

Inventors

• 👤 Fritz Günter Dr. rer.nat. Dipl.-Phys. Adam

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