Semiconductor integrated circuit

Abstract

Abstract Translated from Japanese (57)【要約】 【課題】 本発明は半導体集積回路に関し、パルス信号 のパルス幅を外部からのクロック信号の周波数変化に応 じて変化させることを目的とする。 【解決手段】 外部からの制御信号CLK が供給された初 段の遅延制御回路71と、該初段の遅延制御回路71に縦列 接続された少なくとも１つの中段の遅延制御回路72と、 該中段の遅延制御回路72に縦列接続された最終段の遅延 制御回路73と、前記制御信号CLK および前記最終段の遅 延制御回路73の出力信号が供給され、該制御信号CLK お よび該最終段の遅延制御回路73の出力信号の位相を比較 して、前記初段，中段および最終段の遅延制御回路71,7 2,73を制御する位相比較回路８と、前記制御信号CLK と 前記初段および中段の遅延制御回路71,72 のいずれかの 出力信号とが供給され、該制御信号を所定割合のデュー ティーで分割したパルス信号を発生するパルス信号発生 部33とを具備するように構成する。 (57) Abstract: The present invention relates to a semiconductor integrated circuit, and an object of the present invention is to change a pulse width of a pulse signal in accordance with a frequency change of an external clock signal. SOLUTION: An initial stage delay control circuit 71 supplied with an external control signal CLK, at least one middle stage delay control circuit 72 cascaded to the initial stage delay control circuit 71, The control signal CLK and the output signal of the last-stage delay control circuit 73, which are cascade-connected to the middle-stage delay control circuit 72, are supplied, and the control signal CLK and the last-stage delay control circuit 73 are supplied. By comparing the phases of the output signals of the delay control circuit 73, the delay control circuits 71, 7 of the first, middle, and last stages are compared. 2 and 73, and the control signal CLK and the output signal of one of the first and middle delay control circuits 71 and 72 are supplied, and the control signal is divided by a predetermined duty ratio. A pulse signal generator 33 for generating a pulse signal is provided.

Inventors

• 👤 Toshiya Uchida
• 👤 敏也 内田

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