Method of manufacturing semiconductor device having multilayer wiring structure

Abstract

Abstract Translated from Japanese (57)【要約】 （修正有） 【課題】 ２層以上の多層配線構造を有する信頼性の高 い半導体装置を提供する。 【解決手段】 多層配線構造の半導体装置を製造する際 に第１配線パターン２１を構成する金属層３１，３２， ３３と、第１マスク層４１及び第２マスク層を基板全面 に被着形成し、両マスク層と共に上記金属層をパターン エッチングして第１配線パターンを形成する。この第１ 配線パターン２１のパターン間を絶縁層５０で埋込み、 第２マスク層をマスクにして第１配線パターン間の絶縁 層を、第１及び第２マスク層の界面以下まで選択エッチ ングし、表面の凹凸を埋込んで第３マスク層を形成す る。第３マスク層表面から平坦研磨して、第１配線パタ ーン２１上で第１マスク層４１が露出し、他部で第３マ スク層が露出する平坦面５４を形成する。該面上に層間 絶縁層５５を形成し、第３マスク層をマスクとして層間 絶縁膜と第２マスク層に亙る深さの接続孔を形成する。 (57) [Summary] (Correction) [PROBLEMS] To provide a highly reliable semiconductor device having a multilayer wiring structure of two or more layers. SOLUTION: When manufacturing a semiconductor device having a multilayer wiring structure, metal layers 31, 32, constituting a first wiring pattern 21, 33, a first mask layer 41 and a second mask layer are deposited and formed on the entire surface of the substrate, and the metal layer is pattern-etched together with both mask layers to form a first wiring pattern. This first The insulating layer 50 is embedded between the patterns of the wiring pattern 21, Using the second mask layer as a mask, the insulating layer between the first wiring patterns is selectively etched down to the interface between the first and second mask layers to fill the irregularities on the surface to form a third mask layer. Flattening is performed from the surface of the third mask layer to form a flat surface 54 on which the first mask layer 41 is exposed on the first wiring pattern 21 and the third mask layer is exposed on other portions. An interlayer insulating layer 55 is formed on the surface, and a connection hole having a depth extending to the interlayer insulating film and the second mask layer is formed using the third mask layer as a mask.

Inventors

• 👤 Tadayuki Kimura
• 👤 忠之 木村

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