Gate bias control circuit

Abstract

Abstract Translated from Japanese (57)【要約】 【目的】 低出力電力時にＦＥＴのドレイン電流を低下 させ、消費電力を低減させることのできるゲートバイア ス制御回路を得る。 【構成】 ＦＥＴ１１のゲート電圧を表わしたゲート電 圧データを記憶したＲＯＭ１７と、出力電力に応じてこ のＲＯＭ１７から読み出されたデータをアナログデータ に変換するＡ／Ｄ変換器１８と、変換後のアナログデー タを反転増幅する反転増幅器１９からゲートバイアス制 御回路１３が構成されている。反転増幅器１９の出力は ＦＥＴ１１のゲートＧに印加される。すなわち、出力電 力を制御するときにこれに同期してゲート電圧を制御す るようにしたので、ＦＥＴのＡ級およびＡＢ級電力増幅 器において、低出力電力時にドレイン電流を低下させる ことができ、消費電力を低く抑えることができる。 (57) [Summary] [Object] To obtain a gate bias control circuit capable of reducing the drain current of an FET at a low output power and reducing the power consumption. [Configuration] A ROM 17 storing gate voltage data representing a gate voltage of the FET 11, an A / D converter 18 for converting data read from the ROM 17 into analog data according to output power, and an analog after conversion The gate bias control circuit 13 is composed of an inverting amplifier 19 for inverting and amplifying data. The output of the inverting amplifier 19 is applied to the gate G of the FET 11. That is, since the gate voltage is controlled in synchronization with the output power when it is controlled, the drain current can be reduced when the output power is low in the class A and class AB power amplifiers of the FET. Can be kept low.

Inventors

• 👤 Nobuyuki Fujita
• 👤 宣行 藤田

Bibliographic Details