Dynamic type semiconductor memory device

Abstract

Abstract Translated from Japanese (57)【要約】 【目的】トランスファゲートＭＯＳトランジスタのしき い値電圧を低くし、ＴＤＤＢ寿命を改善することを可能 としたＤＲＡＭを提供することを目的とする。 【構成】ビット対線ＢＬ，／ＢＬとワード線ＷＬ、およ びこれらの交差部に配列されたメモリセルＭＣを有する メモリセルアレイと、ワード線を選択するためのデコー ダ３と、選択されたワード線に“Ｈ”レベル電位を与え 非選択ワード線に“Ｌ”レベル電位を与えるワード線駆 動回路２と、ビット線に接続されてメモリセルから読み 出された信号電圧を増幅するビット線センスアンプ１と を有するＤＲＡＭにおいて、出力端子Ｎ1 が活性化され たビット線センスアンプ１を介して“Ｌ”レベル側のビ ット線に接続されて、ワード線の“Ｌ”レベル電位より 高い“Ｌ”レベル電位を発生するビット線“Ｌ”レベル 電位発生回路４を備えた。 (57) [Summary] [Object] An object of the present invention is to provide a DRAM capable of lowering the threshold voltage of a transfer gate MOS transistor and improving the TDDB life. A memory cell array having bit pair lines BL, / BL and a word line WL, and memory cells MC arranged at intersections thereof, a decoder 3 for selecting a word line, and a selected word line. A word line drive circuit 2 which applies an “H” level potential to an unselected word line and an “L” level potential, and a bit line sense amplifier 1 which is connected to a bit line and amplifies a signal voltage read from a memory cell. In the DRAM having, the output terminal N1 is connected to the bit line on the "L" level side through the activated bit line sense amplifier 1 to apply the "L" level potential higher than the "L" level potential of the word line. A bit line "L" level potential generation circuit 4 for generating is provided.

Inventors

• 👤 Yukito Owaki
• 👤 幸人 大脇
• 👤 Daisuke Kato
• 👤 大輔 加藤
• 👤 Daizaburo Takashima
• 👤 大三郎 高島

Bibliographic Details