Method for manufacturing semiconductor device

Abstract

Abstract Translated from Japanese (57)【要約】 （修正有） 【課題】 誘電率が低い材料を貫いて形成されるような バイアを有する半導体素子の製造時に、加工ステップの 数を減らす。 【解決手段】 基板の近傍に第１導電層を形成し、第１ 導電層上にエッチング停止層を形成して、エッチング停 止層上に誘電層を形成する。誘電層は誘電率が低い材料 を含み、バイアは誘電層を貫いて形成されて底部でエッ チング停止層を露出させ、有孔側壁が形成される。同時 にエッチング停止層からエッチングされた材料と協同す るエッチング剤を使用するため、バイアの有孔側壁を被 覆するポリマー層を形成して工程を減らし得る。ポリマ ー材料をバイアの底部からエッチングした後側壁に、障 壁金属層をポリマー層上に形成し、更に障壁金属層上に シード層を形成し、バイア内の第１導電層に接触する第 ２導電層をシード層上に形成する。 PROBLEM TO BE SOLVED: To reduce the number of processing steps when manufacturing a semiconductor device having a via formed through a material having a low dielectric constant. A first conductive layer is formed near a substrate, and a first conductive layer is formed. An etch stop layer is formed on the conductive layer, and a dielectric layer is formed on the etch stop layer. The dielectric layer includes a material having a low dielectric constant, and vias are formed through the dielectric layer to expose an etch stop layer at the bottom, forming perforated sidewalls. At the same time, the use of an etchant that cooperates with the material etched from the etch stop layer can reduce the process by forming a polymer layer covering the perforated sidewalls of the via. Forming a barrier metal layer on the polymer layer on the sidewalls after etching the polymer material from the bottom of the via, further forming a seed layer on the barrier metal layer, and contacting the first conductive layer in the via with a second conductive layer Is formed on the seed layer.

Inventors

• 👤 Rayadi Neisu
• 👤 ラヤディ ネイス
• 👤 Sailesh M Merchant
• 👤 マンシン マーチャント サイレッシュ
• 👤 Simon John Molloy
• 👤 ジョン モロイ シモン
• 👤 Pradip K Roy
• 👤 クマール ロイ プラディップ

Bibliographic Details