Semiconductor device and manufacturing method thereof

Abstract

Abstract Translated from Japanese (57)【要約】 【課題】応力の影響を低減した多層配線構造を有する半 導体装置及びその製造方法を提供する。 【解決手段】線間絶縁膜２，６，１２，１６，１７を介 して複数形成された配線３，７，１３，１８からなる配 線層が、トランジスタ構造を含む半導体基板１上に層間 絶縁膜４，８，１０，１４を介して複数形成されてなる 多層配線構造を有する半導体装置において、最上層にお ける線間絶縁膜１６，１７は、膜幅方向に生じる応力を 緩和する方向に補正し、又は亀裂が起こらないように、 膜応力又は膜硬度が膜厚方向に異なる絶縁膜の積層構造 である。 (57) Abstract: A semiconductor device having a multilayer wiring structure with reduced influence of stress and a method of manufacturing the same are provided. A wiring layer composed of a plurality of wirings formed via a line insulating film, an interlayer insulating film on a semiconductor substrate including a transistor structure. In a semiconductor device having a multi-layered wiring structure formed by a plurality of layers via 4, 8, 10, and 14, the interline insulating films 16 and 17 in the uppermost layer are corrected in a direction to relieve a stress generated in a film width direction. Or to prevent cracking This is a laminated structure of insulating films having different film stresses or film hardnesses in the film thickness direction.

Inventors

• 👤 Yoshiaki Shimooka
• 👤 義明 下岡
• 👤 Noriaki Matsunaga
• 👤 範昭 松永
• 👤 Hideki Shibata
• 👤 英毅 柴田

Bibliographic Details