Scan test circuit

Abstract

Abstract Translated from Japanese (57)【要約】 【課題】 ＬＳＩのスキャン・テスト時に、本来異なる 周波数のクロックを使用するところを単一クロックで行 う。このとき、本来の機能とは無関係な遅延素子をデ− タのラインであるスキャン・パスに入れて調整してい る。 【解決手段】 スキャン・テスト時に使用するため分配 される単一のテスト・クロックを各クロック・バッファ ・ツリ−ごとに遅延させる。通常時に使用のクロックと スキャン・テスト用のクロックを選択するセレクタ１０ がある。このセレクタはクロック・バッファ・ツリ−ご とに設ける。 この各クロック・バッファ・ツリ−のセ レクタの前で各遅延素子によりテスト・クロックを遅延 させる。各遅延素子の各遅延量は、各クロック・バッフ ァ・ツリ−のテスト・クロックによる各遅延量を計算し て算出したものである。これにより、スキャン・パスで のクロック・スキュ−を低減できる。 (57) [Problem] To perform a scan test of an LSI by using a single clock, which originally uses clocks of different frequencies. At this time, a delay element irrelevant to the original function is decomposed. It is adjusted in the scan path which is the line of data. A single test clock distributed for use during scan testing is delayed for each clock buffer tree. Selector 10 for selecting a clock used for normal operation and a clock for scan test There is. This selector is provided for each clock buffer tree. The test clock is delayed by each delay element before the selector of each clock buffer tree. Each delay amount of each delay element is calculated by calculating each delay amount by the test clock of each clock buffer tree. Thus, clock skew in the scan path can be reduced.

Inventors

• 👤 Tomomasa Murakami
• 👤 倫正 村上

Bibliographic Details