Forming capacitance in integrated circuit - utilising two level metallisation with dielectric between the levels

Abstract

Abstract Translated from French LA PRESENTE INVENTION CONCERNE LE DOMAINE DE LA FABRICATION DES CIRCUITS INTEGRES AU-DESSUS D'UNE PLAQUETTE DE SILICIUM 10 ONT ETE DEPOSEES SUCCESSIVEMENT UNE COUCHE DE SILICE 20, UNE PREMIERE METALLISATION 30, UNE COUCHE DE NITRURE DE SILICIUM 40, UNE COUCHE DE SILICE 50, ET UNE DEUXIEME COUCHE DE METALLISATION 60. AINSI, DANS LES ZONES DE CROISEMENTS ENTRE LES PREMIERE ET DEUXIEME METALLISATIONS, CELLES-CI SONT SEPAREES PAR UNE DOUBLE COUCHE DIELECTRIQUE REDUISANT LA CAPACITE PARASITE. PAR CONTRE, DANS DES EMPLACEMENTS SOUHAITES, ON PEUT LAISSER SEULEMENT EN PLACE LA COUCHE DE NITRURE, ENTRE DES PORTIONS DE METALLISATIONS 61 ET 34 POUR OBTENIR DES CAPACITES DONT L'EPAISSEUR DE DIELECTRIQUE EST CONVENABLEMENT DEFINIE DE FACON REPETITIVE. APPLICATION A LA REDUCTION DES DIMENSIONS DES CIRCUITS INTEGRES. THE PRESENT INVENTION CONCERNS THE FIELD OF MANUFACTURING INTEGRATED CIRCUITS ABOVE A SILICON PLATE 10 WERE SUCCESSIVELY DEPOSITED A LAYER OF SILICA 20, A FIRST METALLIZATION 30, A LAYER OF SILICON NITRIDE 40, A LAYER OF SILICA 50 , AND A SECOND LAYER OF METALLIZATION 60. THUS, IN THE AREAS OF CROSSES BETWEEN THE FIRST AND SECOND METALLIZATIONS, THESE ARE SEPARATED BY A DOUBLE DIELECTRIC LAYER REDUCING THE PARASITIC CAPACITY. ON THE OTHER HAND, IN DESIRED LOCATIONS, ONLY THE NITRIDE LAYER MAY BE LEFT IN PLACE, BETWEEN METALLIZATION PORTIONS 61 AND 34 TO OBTAIN CAPACITIES WHOSE DIELECTRIC THICKNESS IS SUITABLY DEFINED REPETITIVELY. APPLICATION TO THE REDUCTION OF DIMENSIONS OF INTEGRATED CIRCUITS.

Inventors

• 👤 Marcel Roche

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