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EP0420748A1 Expired / Lapsed EP ⏱️ 0.0 years remaining

Process of fabricating a high-tension MIS integrated circuit

Assignee: Commissariat à l'Énergie Atomique et Aux Énergies Alternatives
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Filing: 1990-09-26
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Granted: —
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Expires: 2010-09-26
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Abstract

Abstract Translated from French Procédé de fabrication d'un circuit intégré MIS haute tension. Ce procédé de fabrication d'un circuit intégré, comportant des transistors MIS dont les sources (18, 32) et les drains (20, 34) consistent en des doubles jonctions et dont les grilles sont formées dans une couche semi-conductrice, comprend une première implantation d'ions (14) d'un type de conductivité déterminé, dans le substrat semi-conducteur, à une dose déterminée, pour y former des premières jonctions de source (18) et drain (20), puis une seconde implantation d'ions (30) du même type que la première, à une dose plus élevée que celle de la première implantation pour former lesdites doubles jonctions ; ce procédé est caractérisé en ce que l'on épitaxie, entre les première et seconde implantations, une couche conductrice (28) sur lesdites premières jonctions (18, 20) et sur les grilles (8a), la seconde implantation étant formée à travers cette couche épitaxiée de sorte que les doubles jonctions y sont formées en partie. Method for manufacturing a high voltage MIS integrated circuit. This method of manufacturing an integrated circuit, comprising MIS transistors whose sources (18, 32) and drains (20, 34) consist of double junctions and whose gates are formed in a semiconductor layer, comprises a first implantation of ions (14) of a determined type of conductivity, into the semiconductor substrate, at a determined dose, to form there first source (18) and drain (20) junctions, then a second implantation d ions (30) of the same type as the first, at a higher dose than that of the first implantation to form said double junctions; this process is characterized in that between the first and second implantations, a conductive layer (28) is epitaxied on said first junctions (18, 20) and on the grids (8a), the second implantation being formed through this epitaxial layer so that the double junctions are formed there in part.

Inventors

  • 👤 Simon Deleonibus

Bibliographic Details

Application Number —
Jurisdiction EP
Data Source google_patents
Last Synchronized 2026-11-02 17:14
CPC Classifications
H; H10; H10D; H10D30/00; H10D30/01; H10D30/021; H10D30/0223; H10D30/0227; H10D30/0212; H10D30/60; H10D30/601; H10D30/605; H10D62/00; H10D62/80; H10D62/83; H10D64/00; H10D64/20; H10D64/23; H10D64/251; H10D64/258; H10D64/259; H10D64/27; H10D64/311; H10D64/411; H10D64/511; H10D64/517; H10D64/518; H10D64/60; H10D64/62; H10D64/66; H10D64/661; H10D64/662; H10D64/663; H10D64/664; H10D64/01; H10D64/017

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