Basic cell for a gate array

Abstract

Abstract Translated from German Die Gate Array Anordnung sieht in einem Kernbereich Grundzellen vor, durch deren Verdrahtung logische Funktionen oder speichernde Funktionen realisiert werden können. Die Grundzellen bestehen aus sechs oder sieben Transistoren in CMOS-Technik. Drei P-Kanaltransistoren (TR1) liegen in einem ersten Bereich (BE1), drei N-Kanaltransistoren (TR2) liegen in einem zweiten Bereich (BE2). Die Anschlüsse (GTA) der Gateelektroden (GT1, GT2) der Transistoren sind zwischen den beiden Bereichen (BE1, BE2) angeordnet. Außerhalb des Bereiches (BE2) für die N-Kanaltransistoren (TR2) ist ein weiterer Transistor (TR3) angeordnet, der eine kleinere Kanalweite hat als die übrigen Transistoren (TR1, TR2). Die Gateelektrode (GT3) liegt parallel zu den Gateelektroden (GT2) der N Kanaltransistoren (TR2), ist jedoch kürzer. Der Anschluß (GTB) der Gateelektrode (GT3) des Transistors (TR3) ist der Leitung für die Versorgungspanung (VSS) zugewendet. Das Lay Out der Grundzelle hat den Vorteil, daß die Anschlüsse (GTA) der Gateelektroden der N-Kanal- bzw. P-Kanaltransistoren benachbart zueinander liegen und somit auf kürzestem Weg miteinander verbunden werden können. Andererseits bleibt über den Bereichen (BE1, BE2) genügend Raum, um Verdrahtungsleitungen über die Zelle hinweg zu führen. The gate array arrangement provides basic cells in a core area, through the wiring of which logic functions or storage functions can be implemented. The basic cells consist of six or seven transistors using CMOS technology. Three P-channel transistors (TR1) are in a first area (BE1), three N-channel transistors (TR2) are in a second area (BE2). The connections (GTA) of the gate electrodes (GT1, GT2) of the transistors are arranged between the two regions (BE1, BE2). A further transistor (TR3) is arranged outside the area (BE2) for the N-channel transistors (TR2), which has a smaller channel width than the other transistors (TR1, TR2). The gate electrode (GT3) is parallel to the gate electrodes (GT2) of the N channel transistors (TR2), but is shorter. The connection (GTB) of the gate electrode (GT3) of the transistor (TR3) faces the line for the supply voltage (VSS). The layout of the basic cell has the advantage that the connections (GTA) of the gate electrodes of the N-channel or P-channel transistors are adjacent to one another and can therefore be connected to one another in the shortest possible way. On the other hand, there is enough space above the areas (BE1, BE2) to lead wiring lines across the cell.

Inventors

• 👤 Petra Dipl.-Phys. Michel
• 👤 Martin Dipl.-Ing. Geiger

Bibliographic Details