Arrangement for creating an integrated CMOS ciruit technique delay network and a phase comparator section

Abstract

Abstract Translated from German Eine mittels in CMOS-Technologie - n- bzw. p-Kanal-Feldeffekt­transistoren und aus diesen gebildeten Invertern - aus einzel­nen Laufzeitgliedern (LG) gebildete Laufzeitkette (LK) und ein Phasenvergleichsglied (PVG), das in Abhängigkeit der Phasenlage zweier an seinen Eingängen anliegender digitaler Signale mittels seiner erzeugten Ausgangssignale in definierten Grenzen die Lauf­zeit der Laufzeitglieder (LG) bzw. Laufzeitkette (LK) beeinflußt, sind in einer integrierten Schaltung (SLP) realisiert. Diese in­tegrierte Schaltung (SLP) wird beispielsweise in einem datensi­gnalgetakteten Taktgenerator, in einer Daten-Systemtakt-Phasen­ausgleichsschaltung und in einer Schaltungsanordnung zur Erhöhung einer vorgegebenen Taktfrequenz eingesetzt. A delay chain (LK) formed by means of CMOS technology - n- or p-channel field effect transistors and inverters formed from these - and a phase comparison link (PVG) which, depending on the phase position, has two at its inputs digital signals by means of its generated output signals within defined limits influencing the running time of the delay elements (LG) or delay chain (LK) are implemented in an integrated circuit (SLP). This integrated circuit (SLP) is used, for example, in a data signal clocked clock generator, in a data system clock phase compensation circuit and in a circuit arrangement for increasing a predetermined clock frequency.

Inventors

• 👤 Eduard Dipl.-Ing.(Fh) Zwack

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