CMOS integrated circuit with a substrate bias generator

Abstract

Abstract Translated from German Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator (16), der das p(n)-Sub­strat (1), in das n(p)-Wannen (2) eingefügt sind, auf eine negative (positive) Substratvorspannung legt. Die Sourcegebiete (3) der im Substrat angeordneten n(p)-Kanal-FETs liegen auf Massepotential. Zur Vermeidung von "latch-up"-Effekten ist der Ausgang (17) des Substratvorspannungs-Generators (16) über einen elektronischen Schalter (S1) mit einem auf Massepotential liegenden Schaltungspunkt (8) verbunden, wobei der Schalter über eine mit der Versorgungsspannung beaufschlagte Verzöge­rungsschaltung (24) so angesteuert wird, daß er nach dem Anlegen der Versorgungsspannung mit einer vorgegebenen zeit­lichen Verzögerung öffnet. Integrated circuit in complementary circuit technology with a substrate bias generator (16), which puts the p (n) substrate (1), into which n (p) wells (2) are inserted, on a negative (positive) substrate bias. The source regions (3) of the n (p) -channel FETs arranged in the substrate are at ground potential. To avoid "latch-up" effects, the output (17) of the substrate bias generator (16) is connected via an electronic switch (S1) to a circuit point (8) which is at ground potential, the switch being supplied with the supply voltage via a switch Delay circuit (24) is controlled so that it opens after applying the supply voltage with a predetermined time delay.

Inventors

• 👤 Josef Dr.-Ing. Winnerl
• 👤 Dezsö Dipl.-Phys. Takàcs

Bibliographic Details