Device for the resynchronization of one or more binary data trains at an identical or sub-multiple rate on a synchronous reference clock signal

Abstract

Abstract Translated from French Ce dispositif de recalage comporte un générateur de signaux polyphasés d'horloge (1) engendrant n signaux d'horloge également déphasés entre eux, dont le signal de référence d'horloge H0, et des circuits de remise en phase (2, 2'), un par trains de données à recaler, qui sélectionnent chacun la version du signal d'horloge la mieux calée par rapport au train de données qu'ils ont à traiter grâce à un circuit de double échantillonnage (23, 23') et à un circuit de sélection (24, 24') de signaux d'horloge adressé par un circuit de balayage séquentiel (25, 25') contrôlé par un comparateur (26, 26'), l'utilisent pour un échantillonnage des valeurs exactes des données contenues dans le train de données concerné et régénérent ledit train de données par rééchantillonnage de ces valeurs en synchronisme avec le signal de référence d'horloge H0. This registration device comprises a generator of polyphase clock signals (1) generating n clock signals also phase-shifted with one another, including the clock reference signal H0, and re-phase circuits (2, 2 ') , one per data stream to be readjusted, each of which selects the version of the clock signal that is best calibrated with respect to the data stream they have to process thanks to a double sampling circuit (23, 23 ') and to a clock signal selection circuit (24, 24 ') addressed by a sequential scanning circuit (25, 25') controlled by a comparator (26, 26 '), use it for sampling the exact values of the data contained in the data train concerned and regenerate said data train by resampling these values in synchronism with the clock reference signal H0.

Inventors

• 👤 Bruno Ley
• 👤 Jean-Yves Jaouen

Bibliographic Details