Data reducing circuit with a differential pulse code modulator for video signals

Abstract

Abstract Translated from German Datenreduzierschaltung die in der zeitkritischen Schleife als zu deren Rechenzeit wesentlich beitragende Teilschaltungen nur noch einen Subtrahierer (s2), einen Quantisierer (a) und einen Verzögerer (v3) enthält. Hierdurch wird erreicht, daß Differenz-Pulscodemodulation im Ver­gleich zu herkömmlichen Architekturen mit erhöhten Takt­raten betrieben werden können. Beispielsweise werden Taktfrequenzen von 17 bis 20 MHz in einer CMOS- oder N-­Kanal-MOS-Technik mit 2 µm Kanallänge ermöglicht. Die anderen Teilschaltungen sind der zeitkritischen Schleife entsprechend Fig. 1 zugeordnet. Data reducing circuit which, in the time-critical loop, as subcircuits which make a significant contribution to its computing time, only contains a subtractor (s2), a quantizer (a) and a delay (v3). This ensures that differential pulse code modulation can be operated at higher clock rates than conventional architectures. For example, clock frequencies of 17 to 20 MHz are made possible in a CMOS or N-channel MOS technology with a channel length of 2 µm. The other subcircuits are assigned to the time-critical loop according to FIG. 1.

Inventors

• 👤 Peter Dr. Pirsch

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