Method for manufacturing a multilayer wiring for integrated semiconductor circuits having at least one aluminium alloy layer with a contact hole filling

Abstract

Abstract Translated from German @ Bei einem Verfahren zum Herstellen einer Mehrlagenverdrahtung von integrierten Halbleiterschaltungen mit mindestens einer aus einer Aluminiumlegierung bestehenden Leitbahnebene werden vor dem Abscheiden der aus der Aluminiumlegierung bestehenden Leitbahnebene (5) die Kontaktlöcher zu den diffundierten Bereichen im Substrat und die Kontaktlöcher (3) (via holes) zu den darunterliegenden Leitbahnebenen (1) mit reinem, durch Niederdruck-Gasphasenabscheidung (LP- CVD) hergestelltem Aluminium (4) aufgefüllt, das Aluminium (4) bis auf Kontaktlochhöhe zurückgeätzt und dann ganzflächig die aus der Aluminiumlegierung bestehende Leitbahnebene (5) durch Kathodenzerstäubung (Sputtern) abgeschieden. Das Verfahren ermöglicht die Herstellung zuverlässiger, mit hohen Stromdichten belastbarer Kontakte. Wegen der im Kontaktloch (3) befindlichen Aluminiumfüllung (4) findet keine Schichtdickenabnahme im Kontaktlochbereich statt, so daß auch an diesen Stellen eine Strombelastung nicht kritisch ist. Das Verfahren wird verwendet bei VLSI-Schaltungen (4M DRAM). @ In a method for producing multilayer wiring of integrated semiconductor circuits with at least one interconnect level consisting of an aluminum alloy, the contact holes to the diffused areas in the substrate and the contact holes (3) (via holes) are deposited before the interconnection level (5) consisting of the aluminum alloy is deposited. to the underlying interconnect levels (1) with pure aluminum (4) produced by low-pressure vapor deposition (LP-CVD), the aluminum (4) etched back to the contact hole height and then the entire area of the interconnect level (5) made of aluminum alloy by cathode sputtering ( Sputtering) separated. The process enables the production of reliable contacts that can withstand high current densities. Because of the aluminum filling (4) located in the contact hole (3), there is no decrease in layer thickness in the contact hole area, so that a current load is not critical even at these points. The method is used for VLSI circuits (4M DRAM).

Inventors

• 👤 Konrad Dr. Hieber
• 👤 Franz Dr. Neppl
• 👤 Konrad Dipl.-Phys. Schober

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