Method of demodulating an input signal phase-modulated by a binary bit sequence, and circuit arrangement therefor

Abstract

Abstract Translated from German Zur Demodulation eines sog. RDS-Signals wird dieses in einem sich fortlaufend wiederholenden Abtastzyklus jeweils viermal abgetastet, wobei die Abtastzeitpunkte jedes Abtastzyklus mittels einer mit dem RDS-Signal synchronisierten Rechteckimpulsfolge so festgelegt sind, daß die Abtastwerte um jeweils ein Viertel der Signalperiode zueinander phasenverschoben sind und der erste Abtastwert in etwa in einer Nullstelle des RDS-Signals liegt. Die aufeinanderfolgenden geradzahligen Abtastwerte aller Abtastzyklen werden miteinander verglichen. Bei Ungleichheit wird der dazwischenliegende ungeradzahlige Abtastwert mit einem der beiden geradzahligen Abtastwerte auf Parität geprüft. Die Prüfergebnisse werden entsprechend ihrer Parität addiert bzw. subtrahiert und aus der Summe wird ein Synchronisiersignal für die Rechteckimpulsfolge abgeleitet. Bei Gleichheit der verglichenen geradzahligen Abtastwerte wird festgestellt, ob diese einem einzigen Abtastzyklus oder aufeinanderfofgenden Abtastzyklen angehören. Wenn die Häufigkeit der die Abtastzyklusidentität ausweisenden Prüfergebnisse einen Vorgabewert überschreitet, wird eine Phasenverschiebung der Rechteckimpulsfolge um 180° durchgeführt. Die im RDS-Signal enthaltene Bitfolge der RDS-Information wird aus den geradzahligen Abtastwerten zurückgewonnen. To demodulate a so-called RDS signal, it is sampled four times in a continuously repeating sampling cycle, the sampling times of each sampling cycle being determined by means of a rectangular pulse sequence synchronized with the RDS signal such that the sampling values are phase-shifted from one another by a quarter of the signal period and the first sample lies approximately in a zero of the RDS signal. The successive even-numbered samples of all the sampling cycles are compared with one another. In the event of inequality, the intermediate odd-numbered sample value is checked for parity with one of the two even-numbered sample values. The test results are added or subtracted according to their parity and a synchronization signal for the rectangular pulse sequence is derived from the sum. If the compared even-numbered sample values are identical, it is determined whether they belong to a single sampling cycle or consecutive sampling cycles. If the frequency of the test results showing the scan cycle identity exceeds a preset value, the rectangular pulse sequence is shifted by 180 °. The bit sequence of the RDS information contained in the RDS signal is recovered from the even-numbered samples.

Inventors

• 👤 Wilhelm Dipl.-Phys. Hegeler

Bibliographic Details