Dynamic programmable CMOS circuit

Abstract

Abstract Translated from German Eine programmierbare Schaltung besteht aus einer UND-Ebene (UD) zur Erzeugung von Produktermsignalen (PT) aus Eingangssignalen (E1) und aus einer ODER-Ebene (OD) zur Erzeugung von Summentermsignalen (ST) aus den Produktermsignalen (PT). Zur Erzeugung jedes Produktermsignals (PT) bzw. zur Erzeugung jedes Summentermsignals (ST) ist eine Teilschaltung (SE1 bzw. SE2) vorgesehen, die zwischen zwei Leitungen Verknüpfungstransistoren (TV) enthält und bei der die eine Leitung über einen Takttransistor (TT1) mit einem ersten Betriebspotential und die andere Leitung über einen anderen Takttransistor (TT2) mit einem zweiten Betriebspotential (P2) verbindbar ist. Das zweite Taktsignal (TS2) für die Takttransistoren der ODER-Ebene (OD) wird mit Hilfe einer Taktverzögerungsschaltung (TVZ) aus dem ersten Taktsignal (TS1) für die UND-Ebene (UD) gewonnen. Die Taktverzögerungsschaltung (TVZ) ist entsprechend den Teilschaltungen (SE1) der UND-Ebene (UD) aufgebaut und enthält zusätzlich noch einen Kondensator (C). Einer der zwischen den Leitungen (L5, L6) liegenden Transistoren (TZ) ist ständig leitend gesteuert, die übrigen Transistoren sind ständig gesperrt. Durch diesen Aufbau und durch die entsprechende Dimensionierung des Kondensators (C) kann die Verzögerungszeit zwischen dem zweiten Taktsignal (TS2) und dem ersten Taktsignal (TS1) derart eingestellt werden, daß die ODER-Ebene (OD) erst dann in die Verarbeitungsphase eintritt, wenn alle Produkttermsignale (PT) von den Teilschaltungen (SE1) der UND-Ebene erzeugt worden sind. A programmable circuit consists of an AND level (UD) for generating product term signals (PT) from input signals (E1) and an OR level (OD) for generating summary term signals (ST) from the product term signals (PT). To generate each product term signal (PT) or to generate each sum term signal (ST), a subcircuit (SE1 or SE2) is provided, which contains link transistors (TV) between two lines and in which one line via a clock transistor (TT1) with a first operating potential and the other line can be connected to a second operating potential (P2) via another clock transistor (TT2). The second clock signal (TS2) for the clock transistors of the OR level (OD) is obtained with the aid of a clock delay circuit (TVZ) from the first clock signal (TS1) for the AND level (UD). The clock delay circuit (TVZ) is constructed in accordance with the sub-circuits (SE1) of the AND level (UD) and additionally contains a capacitor (C). One of the transistors (TZ) lying between the lines (L5, L6) is constantly controlled, the other transistors are constantly blocked. Due to this construction and the appropriate dimensioning of the capacitor (C), the delay time between the second clock signal (TS2) and the first clock signal (TS1) can be set such that the OR level (OD) only enters the processing phase when all product term signals (PT) have been generated by the sub-circuits (SE1) of the AND level.

Inventors

• 👤 Hans Dipl.-Ing. Reichmeyer
• 👤 Gisbert Dr. Rer. Nat. Lawitzky
• 👤 Editha Dipl.-Inf. Kuske
• 👤 Peter Dipl.-Ing. Duzy

Bibliographic Details