Serial interconnecting bus for a data processing system, and method for information exchange

Abstract

Abstract Translated from French Le bus série (26) d'interconnexion pour système de traitement d'information comprend une unité centrale de traitement (CPU) et au moins un module périphérique. Ce bus est caractérisé par un protocole utilisant: - des moyens de trame (TRAME) pour définir un intervalle d'échange d'informations synchrone, - des moyens d'horloge (CLK) mis en oeuvre pendant ledit intervalle d'échange pour définir une cadence d'informations synchrones et pour doter le module périphérique d'une référence système, - des moyens (SYNC) pour définir au moins un message asynchrone discret pendant ledit intervalle d'échange, et - des moyens de ligne (LIGNE) pour produire un échange bidirectionnel d'informations série entre l'unité centrale de traitement (CPU) et le module périphérique à la vitesse déterminée par l'horloge. The interconnection serial bus (26) for an information processing system comprises a central processing unit (CPU) and at least one peripheral module. This bus is characterized by a protocol using: - frame means (TRAME) for defining a synchronous information exchange interval, - clock means (CLK) implemented during said exchange interval to define a synchronous information rate and to provide the peripheral module with a system reference, means (SYNC) for defining at least one discrete asynchronous message during said exchange interval, and - line means (LINE) for producing a bidirectional exchange of serial information between the central processing unit (CPU) and the peripheral module at the speed determined by the clock. Utilisation dans les systèmes de traitement d'informations. Use in information processing systems.

Inventors

• 👤 Jesse T. Quatse

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