Memory addressing circuit

Abstract

Abstract Translated from French Dispositif d'adressage (6) d'une mémoire (5a) adressable par des mots d'adresse au rythme d'une période d'horloge prédétérminée. Chaque mot d'adresse est composé de premier et second mots d'adresse (al 1 , al 2 ; ae 1 , ae 2 ) constitués par des bits de poids faible et des bits de poids fort du mot d'adresse respecivement. Un circuit d'addition (61) incrémente les premiers mots d'adresse (al 1 , ae 1 ) en fonction d'un signal numérique prédéterminé (αa) ayant des -mots synchrones avec les premiers mots d'adresse et incrémente le second mot (al 2 , ae 2 ) de chaque mot d'adresse d'une unité chaque fois que le premier mot (al 1 , ae 1 ) dudit mot d'adresse a des bits tous égaux à "1". Un circuit à décalage (62-65 ; 82, 83 ; 92, 93) bouclés à travers le circuit d'addition (61) délivre les premiers et seconds mots d'adresse multiplexés vers la mémoire (5a). Addressing device (6) of a memory (5a) addressable by address words at the rate of a predetermined clock period. Each address word is composed of first and second address words (al 1 , al 2 ; ae 1 , ae 2 ) consisting of least significant bits and most significant bits of the address word respectively. An addition circuit (61) increments the first address words (al 1 , ae 1 ) as a function of a predetermined digital signal (αa) having synchronous words with the first address words and increments the second word (al 2 , ae 2 ) of each address word by one unit each time the first word (al 1 , ae 1 ) of said address word has bits all equal to "1". A shift circuit (62-65; 82, 83; 92, 93) looped through the addition circuit (61) delivers the first and second address words multiplexed to the memory (5a).

Inventors

• 👤 Gérard Aguille
• 👤 Jean-Claude R. Jolivet

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