Method and arrangement for decoding an nB/(n+1)B-coded data stream

Abstract

Abstract Translated from German Zur Decodierung eines nB/(n+1)B-codierten Datenstromes 0 1, der aus Bitgruppen mit jeweils n Signalbits und einem Codierbit besteht, aber keinen Rahmenaufbau bzw. keine diesen kennzeichnende Bits aufweisen muss, wird dieser Datenstrom erfindungsgemäß daraufhin überwacht, ob und wie häufig unzulässige Bitgruppen auftreten; nur bei häufigem Auftreten werden Synchronisierschritte ausgelöst. Aufgrund des Bildungsgesetzes dürfen keine Bitgruppen auftreten, bei denen Signalbits den logischen Wert 1 haben und zugleich das Bit, das an der für das Codierbit festgelegten Stelle steht, den eine Invertierung anzeigenden logischen Wert (1) hat. Treten dennoch am Eingang des Decoders solche unzulässigen Bitgruppen auf, so sind diese entweder durch Bitfehler oder durch Asynchronität des Decoders zum nB/(n + 1)B-codierten Datenstrom 0 1 verursacht. Ihre Auftrittshäufigkeit ist bei Asynchronität sehr viel größer als bei synchronem Betrieb. Sie wird mittels eines rücksetzbaren Frequenzteilers FT überwacht, dem ein Bewerter B, ein diesem nachgeschalteter Vergleicher V und ein UND-Glied U entsprechende Fehlerimpulse zuführen. Eine hierdurch bei grosser Auftrittshäufigkeit gesteuerte Taktausblendschaltung TA blendet jeweils einen Impuls des Einlesetaktes T1 aus, was einen im Eingang des Decoders angeordneten Serien/Parallel-Wandler SPW schrittweise synchronisiert. In order to decode an nB / (n + 1) B-coded data stream 0 1, which consists of bit groups each with n signal bits and one coding bit, but does not have to have a frame structure or have bits identifying them, this data stream is monitored according to the invention to determine whether and how often illegal bit groups occur; synchronization steps are only triggered if they occur frequently. Due to the Education Act, no bit groups may occur in which Signal bits have the logical value 1 and at the same time the bit that stands at the position defined for the coding bit has the logical value (1) indicating an inversion. If such inadmissible bit groups nevertheless occur at the input of the decoder, they are either caused by bit errors or by the decoder being asynchronous to the nB / (n + 1) B-coded data stream 0 1. Their frequency of occurrence is much greater with asynchrony than with synchronous operation. It is monitored by means of a resettable frequency divider FT, to which an evaluator B, a comparator V connected downstream and an AND gate U supply corresponding error pulses. A clock masking circuit TA, which is thereby controlled with a high frequency of occurrence, fades out a pulse of the reading clock T1, which synchronizes a series / parallel converter SPW arranged in the input of the decoder step by step.

Inventors

• 👤 Gerhard Dipl. Ing. Hanke

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