Synchronisation system of a digital packet multiplex

Abstract

Abstract Translated from French Le multiplex est découpé en intervalles de temps égaux et récurrents, l'information à transmettre étant découpée en paquets. Chaque paquet occupe un intervalle de temps et comprend une étiquette de longueur fixe devant le champ de données. Chaque intervalle de temps ne transportant pas de paquet commence par un signal de la longueur d'une étiquette, mais non utilisable comme telle. Dans ces intervalles de temps, la partie qui suit le signal de synchronisation est une suite de bits prédéterminée. Un circuit pour le mettre en oeuvre comprend un registre à décalage (RE) à huit étages dont l'entrée est reliée à la ligne (INFO) et dont les sorties sont reliées aux premières entrées d'un comparateur (COMP) dont les secondes sont à l'état binaire "O". Sa sortie est reliée à une entrée d'une porte OU (P4) dont la sortie est reliée à l'entrée D d'une bascule (DBL) dont la sortie Q est reliée à une entrée d'une porte ET (P3). Les deux premières sorties du registre (RE) sont reliées aux deux entrées d'une porte OU-exclusif (P1) dont la sortie est reliée à l'autre entrée de la porte ET (P3) et à une entrée d'une porte ET (P2). La sortie de la porte ET (P3) est reliée à l'autre entrée de la porte OU (P4) et à l'entrée d'activation d'un premier compteur (CT1) dont l'avant dernière sortie est reliée à l'entrée de remise à zéro de la bascule (DBL) et à l'autre entrée de la porte ET (P2) dont la sortie est reliée à l'entrée d'initialisation d'un compteur cyclique (CT2) dont la durée du cycle est égale à celle d'un intervalle de temps. The multiplex is divided into equal and recurring time intervals, the information to be transmitted being divided into packets. Each packet occupies a time slot and includes a fixed length label in front of the data field. Each time interval not carrying a packet begins with a signal the length of a label, but cannot be used as such. In these time intervals, the part following the synchronization signal is a predetermined sequence of bits. A circuit for implementing it comprises an eight-stage shift register (RE) whose input is connected to the line (INFO) and whose outputs are connected to the first inputs of a comparator (COMP) whose seconds are in binary state "O". Its output is connected to an input of an OR gate (P4) whose output is connected to the input D of a flip-flop (DBL) whose output Q is connected to an input of an AND gate (P3). The first two outputs of the register (RE) are connected to the two inputs of an OR-exclusive gate (P1) whose output is connected to the other input of the AND gate (P3) and to an input of an AND gate (P2). The output of the AND gate (P3) is connected to the other input of the OR gate (P4) and to the activation input of a first counter (CT1) whose penultimate output is connected to the flip-flop reset input (DBL) and to the other input of the AND gate (P2) whose output is linked to the initialization input of a cyclic counter (CT2) whose cycle duration is equal to that of a time interval.

Inventors

• 👤 Michel Servel
• 👤 Alain Thomas

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