Process for manufacuting a highly integrated complementary MOS field effect transistor circuit using silicon gate technology

Abstract

Abstract Translated from German Die Erfindung betrifft ein Verfahren zum Herstellen von komplementären MOS-Feldeffekttransistorschaltungen in Siliziumgate-Technologie, bei dem die Verfahrensschritte bis zur Stukturierung der Gateelektrode in bekannter Weise durchgeführt werden. Beide Source/Drain-Implantationen (8, 10) werden mit nur einer Maske (7a) durchgeführt. Für die Source/Drain-Implantation 8 der n-Kanal-Transistoren (9) wird eine aus Siliziumnitrid bestehende Maske 7a verwendet. Die Source/Drain-Implantation (10) für die p-Kanal- Transistoren (11) wird ohne Maske durchgeführt, wobei die Oxidschichtdicke d 6 über den Source/Drain-Bereichen der n-Kanal-Transistoren (9) als Maskierungsschicht ausreichend ist. Ein Vorteil dieser Prozeßfolge ist, daß gleichzeitig Schaltkapazitätsstrukturen (5b, 12) hergestellt werden können, wobei die Oxidschichtdicke d 4 über der Polysilizium-1-Ebene (5a, 5b) die Dicke der Isolationsschicht d cox der Kapazitätsstrukturen (5b, 12) bestimmt. Das Verfahren wird verwendet für die Herstellung von hochintegrierten CMOS-Schaltungen in VLSI-Technologie mit und ohne Schaltkapazitäten. The invention relates to a method for producing complementary MOS field-effect transistor circuits using silicon gate technology, in which the method steps up to the structuring of the gate electrode are carried out in a known manner. Both source / drain implantations (8, 10) are carried out with only one mask (7a). A mask 7a made of silicon nitride is used for the source / drain implantation 8 of the n-channel transistors (9). The source / drain implantation (10) for the p-channel transistors (11) is carried out without a mask, the oxide layer thickness d 6 above the source / drain regions of the n-channel transistors (9) being sufficient as a masking layer. An advantage of this process sequence is that switching capacitance structures (5b, 12) can be produced at the same time, the oxide layer thickness d 4 above the polysilicon 1 level (5a, 5b) determining the thickness of the insulation layer d cox of the capacitance structures (5b, 12). The method is used for the production of highly integrated CMOS circuits in VLSI technology with and without switching capacities.

Inventors

• 👤 Ulrich Dr. Schwabe
• 👤 Erwin Dr. Jacobs
• 👤 Adolf Dr. Scheibe

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