Arrangement for the digital measuring of phase difference

Abstract

Abstract Translated from German Zur digitalen Phasendifferenz-Messung zwischen einer, insbesondere gesendeten und empfangenen, Refe-. renzimpulsfolge (RF) und einer Impulsfolge (F), die als Ausgangssignal eines Frequenzteilers (FT) für ein Taktsignal (TF) entsteht, dessen Frequenz um mindestens eine Größenordnung höher ist als die der Impulsfolge (IF), sind den drei Eingängen eines ersten UND-Glieds (UG1) das Taktsignal (TF) bzw. die Referenzimpulsfolge (RF) bzw. ein vom Frequenzteiler (FT) abgeleitetes Schaltsignal (SF) zugeführt, das die doppelte Frequenz wie die Referenzimpulsfolge (RF) und ein Puls-Pausen-Verhältnis von 1:1 nat. Den drei Eingängen eines zweiten UND-Glieds (UG2) sind das Taktsignal (TF) bzw. die Referenzimpulsfolge (RF) bzw. das invertierte vom Frequenzteiler (FT) abgeleitete Schaltsignal (SF) zugeführt. Die Ausgänge der beiden UND-Glieder (UG1, UG2) liegen jeweils am Zähleingang eines ersten bzw. eines zweiten Vorwärtszählers (Z1, Z2) und deren Ausgänge an den Eingängen einer Subtrahierschaltung (SS1), an deren Ausgang das Phasendifferenz-Digitalsignal (PhD) auftritt. Dadurch ist auch dann eine genaue Messung möglich, wenn in der Referenzimpulsefolge (IF) statistisch verteilte Stör/Rauschimpulse auftreten, und der Meßbereich ist durch sie nicht eingeschränkt. For digital phase difference measurement between a, in particular transmitted and received, Refe. renzimpulssequenz (RF) and a pulse train (F), which arises as the output signal of a frequency divider (FT) for a clock signal (TF), the frequency of which is at least an order of magnitude higher than that of the pulse train (IF), are the three inputs of a first AND -Glieds (UG1) the clock signal (TF) or the reference pulse train (RF) or a switching signal (SF) derived from the frequency divider (FT), which has twice the frequency as the reference pulse train (RF) and a pulse-pause ratio of 1: 1 nat. The three inputs of a second AND gate (UG2) are supplied with the clock signal (TF) or the reference pulse sequence (RF) or the inverted switching signal (SF) derived from the frequency divider (FT). The outputs of the two AND gates (UG1, UG2) are located at the counting input of a first and a second up counter (Z1, Z2) and their outputs at the inputs of a subtracting circuit (SS1), at the output of which the phase difference digital signal (PhD) occurs. As a result, an accurate measurement is possible even if statistically distributed interference / noise pulses occur in the reference pulse sequence (IF), and the measuring range is not restricted by them. Bei Verwendung zur Synchronisierung der Impulsfolge (IF) mit der Referenzimpulsfolge (RF), wobei der Frequenzteiler (FT) ein einstellbarer Frequenzteiler (FTe) ist und sein Teilerverhältnis in Abhängigkeit von der über eine Mittelungszeit gemittelten Phasendifferenz (PhD) eingestellt wird und die Mittelungszeit gleich einer grösseren Anzahl von Periodendauern der Referenzimpulsfolge (IF) ist, ist der einstellbare Frequenzteiler (FTe) ein m-stufiger (m=integer) Binärteiler, und die Anzahl der Periodendauern ist gleich einer n-ten Zweier-Potenz (n integer und mindestens gleich fünf). Die zu Beginn und die am Ende der Mittelungszeit gemessenen beiden momentanen Phasendifferenz-Digitalsignale sind einer Subtrahierstufe (SS2) zugeführt, deren Ausgang über einen ersten n-stufigen Binärteiler (BT1) am einen Eingang eines ersten Addierers (A1) liegt. Das Phasendifferenz-Digitalsignal (PhD) liegt am einen Eingang eines zweiten Addierers (A2), dessen Ausgangssignal einem ersten Speicher (SP1) zugeführt ist, und dessen Ausgang ist mit dem anderen Eingang des ersten Addierers (A1) und mit den einen Eingängen eines ersten Koinzidenzgatters (KG1) verbunden, dessen andere Eingänge an den Zählerstandausgängen des einstellbaren Frequenzteilers (FTe) und dessen Ausgang am Rücksetzeingang des einstellbaren Frequenzteilers (FTe) liegt. Den einen Eingängen eines zweiten Koinzidenzgatters (KG2) ist das im ersten Speicher (SP1) enthaltene Binärwort ohne dessen niedrigstwertige Stelle und dessen anderen Eingängen sind die Ausgangssignale des einstellbaren Frequenzteilers (FTe) zugeführt, während dessen Ausgang am S-Eingang und der Ausgang der letzten Frequenzteilerstufe am R-Eingang eines RS-Flipflops (FF) liegt, an dessen Q- bzw. Q-Ausgang das Schaltsignal (SF) bzw. das invertierte Schaltsignal (SF) entsteht. Der Übernahmeeingang des ersten Speichers (SP1) ist über eine erste Verzögerungsstufe (VS1) mit dem Ci-Ausgang des RS-Flipflops (FF) verbunden, und der Ausgang des ersten Vorwärtszählers (Z1) liegt über einen zweiten Speicher (SP2) an der Subtrahierschaltung (SS1), an dessen Obernahmeeingang der Q-Ausgang des RS-Flipflops (FF) unter Zwischenschaltung einer zweiten Verzögerungsstufe (VS2) angeschlossen ist. When used to synchronize the pulse train (IF) with the reference pulse train (RF), where the frequency divider (FT) is an adjustable frequency divider (FTe) and its divider ratio is set as a function of the phase difference (PhD) averaged over an averaging time and the averaging time is the same a larger number of period durations of the reference pulse train (IF), the adjustable frequency divider (FTe) is an m-level (m = integer) binary divider, and the number of period durations is equal to an nth power of two (n integer and at least equal five). The two instantaneous phase difference digital signals measured at the beginning and at the end of the averaging time are fed to a subtracting stage (SS2), the output of which is connected to an input of a first adder (A1) via a first n-stage binary divider (BT1). The phase difference digital signal (PhD) is at one input of a second adder (A2), the output signal of which is fed to a first memory (SP1), and the output of which is connected to the other input of the first adder (A1) and to the one inputs of a first one Coincidence gate (KG1) connected, the other inputs of which are at the counter outputs of the adjustable frequency divider (FTe) and the output of which is at the reset input of the adjustable frequency divider (FTe). One of the inputs of a second coincidence gate (KG2) is the binary word contained in the first memory (SP1) without its least significant digit and its other inputs are supplied with the output signals of the adjustable frequency divider (FTe), while its output is at the S input and the output of the last one Frequency divider is at the R input of an RS flip-flop (FF), at whose Q or Q output the switching signal (SF) or the inverted switching signal (SF) is produced. The take-over input of the first memory (SP1) is connected to the Ci output of the RS flip-flop (FF) via a first delay stage (VS1), and the output of the first up counter (Z1) is connected to the subtractor circuit via a second memory (SP2) (SS1), to the take-over input of which the Q output of the RS flip-flop (FF) is connected with the interposition of a second delay stage (VS2). Anstatt des ersten und des zweiten Vorwärtszählers (Z1, Z2) kann ein einziger Vorwärts-Rückwärtszähler vorgesehen werden, der abwechselnd während jeweils einer Periodendauer der Impulsfolge (IF) in Vorwärts- bzw. Rückwärtsrichtung zählt. Instead of the first and the second up-counter (Z1, Z2), a single up-down counter can be provided, which counts alternately during a period of the pulse train (IF) in the up and down direction.

Inventors

• 👤 Herbert Ing. Grad. Elmis

Bibliographic Details