Method and device for adjusting the different time delays of semiconductor chips by changing the working voltage

Abstract

Abstract Translated from German Zum Angleichen der Signalverzögerungszeiten von Halbleiterchips ist auf jedem Chip eine digitale Regelschaltung vorgesehen. Sie beeinflußt durch Ändern der Versorgungsspannung die Signalverzögerungszeit. Die digitale Regelschaltung enthält eine Vergleichsschaltung (4), in der die Signalverzögerung eines Taktimpulses in einer Kette (1) von Invertern (2) mit dem sehr genau definierten Taktintervall verglichen wird. Je nach dem Vergleichsergebnis wird de Zählerstand eines Zweirichtungszählers (13) um 1 erhöht oder erniedrigt. Der Zählerstand wird über einen Decodierer (17) decodiert, der das Teilerverhältnis eines Spannungsteilers verändert durch Zuoder Abschalten jeweils eines von mehreren Parallelwiderständen (R1 bis R7) mittels eines von mehreren Transistoren (T1 bis T7). Dadurch wird die am Abgriff (D) des Spannungsteilers vorhandene Spannung geändert, die einem Emitterfolger (T8) zugeführt wird. Die von diesem abgegebene Spannung (VR) wird den Halbleiterchips als Versorgungsspannung zugeführt und beeinflußt deren Signalverzögerungszeit. Die beschriebenen Schritte werden so oft wiederholt, bis die Differenz Δt zwischen dem Eintreffen eines durch die Kette aus Invertern verzögerten und des nachfolgenden unverzögerten Taktimpulses gegen Null geht. Der Decodierer ist so aufgebaut, daß er stets so viele Transistoren leitend macht als dem Zählerstand entspricht. A digital control circuit is provided on each chip to match the signal delay times of semiconductor chips. It affects the signal delay time by changing the supply voltage. The digital control circuit contains a comparison circuit (4) in which the signal delay of a clock pulse in a chain (1) of inverters (2) is compared with the very precisely defined clock interval. Depending on the comparison result, the counter reading of a bidirectional counter (13) is increased or decreased by 1. The counter reading is decoded via a decoder (17) which changes the divider ratio of a voltage divider by switching on or off one of several parallel resistors (R1 to R7) by means of one of several transistors (T1 to T7). This changes the voltage present at the tap (D) of the voltage divider, which is fed to an emitter follower (T8). The voltage (VR) emitted by this is supplied to the semiconductor chips as a supply voltage and influences their signal delay time. The steps described are repeated until the difference Δt between the arrival of a clock pulse delayed by the chain of inverters and the subsequent undelayed clock pulse approaches zero. The decoder is constructed in such a way that it always conducts as many transistors as the counter reading.

Inventors

• 👤 Helmut Schettler
• 👤 Rudolf Dr. Brosch
• 👤 Rainer Dr. Zuehlke
• 👤 Hans Dr. Schumacher

Bibliographic Details